core架构和怎么样，变革进行时全面解析英特尔新架构

本文目录一览

1，变革进行时全面解析英特尔新架构
2，Core微架构的技术创新
3，什么是Core架构

1，变革进行时全面解析英特尔新架构

“峰回路转疑无路，柳暗花明又一村”。当在频率上遇到瓶颈时，英特尔选择了用双核的方式来继续维持处理器性能上的增长，尽管仓促上阵的Pentium D备受争议，但是英特尔还是抢到了“双核”的先机；当然事后英特尔并没有闲着，这位半导体业的大佬其实很明白，如果拿不出更先进的性能增长方案，自己在市场上将更加被动。冰冻三尺非一日之寒，凭借着在半导体领域多年的积累，英特尔在今年三月份的IDF上宣布在下一代处理器中将放弃现在的“NetBurst”架构而转向新的“Core”架构，如果说上次变革英特尔是被动接受的话，那么这次很显然是“未雨绸缪”。本文的主角也正是将在今年下半年登场的“Core”……一、精简流水线长度，增加解码器单元与NetBurst架构相比，Core架构最明显的变化就是处理器中流水线级数(长度)大大减少。长期以来，英特尔处理器一直备受“高频低能”的困挠—长流水线可以很容易达到更高的工作频率，但是性能增长却远没有跟频率成正比；而且，提高频率的同时还有一个非常头痛的副产品—功耗(TDP)。此次英特尔在Core架构中大胆放弃了NetBurst架构的思路，只使用了14级流水线。这种改进使以后频率的提升变得相对困难了一些，但对实际性能来说却有莫大的帮助—流水线长度降低以后，低频率、低功耗和高性能可以兼得。多年以前，AMD曾经在K5处理器上尝试过使用四组指令解码器，但是没有成功；以后很长的一段时间里，Intel和 AMD都沿用了三组指令解码器的设计。英特尔在NetBurst架构中试图通过导入Trace Cache存放编码后的微指令，并替代高性能复数指令编码器，但是收效甚微。此次在Core架构中重新回归四组指令编码器的设计，更多的指令解码器理论上意味着更高的性能；但是要把这种优势变成实际的效果并不容易，不过从目前已经公布的测试结果来看英特尔做得不错。二、对双核心的优化设计英特尔现在的桌面级双核心处理器是Pentium D，但是这款产品及其衍生的服务器版本（Dempsey）都是仓促之作。具体表现为它们没有L2缓存的共享机制，两个核心之间的通讯甚至还需要通过前端总线(FSB)中转，这样会严重限制双核处理器之间的协作应用。Yonah是英特尔第一个真正意义上从头开始的双核心处理器，两个核心可以共享L2缓存；但作为一款针对移动平台的产品，新特性带来的好处并没有完全体现出来*。*注释：共享L2缓存的真正好处是能够大大减少缓存一致性监听所带来的性能下降—但是这种性能下降对于工作站和服务器平台来说是非常严重的问题，而对于桌面和移动平台来说就不那么明显了。Yonah、Woodcrest（Core）与Dempsey处理器的结构对比。Core继承了Yonah的双核心设计方式—共享L2缓存和系统总线接口，同时增加了L1缓存之间的通讯；不过Core的内部带宽更接近Dempsey，片上缓存的带宽远远超过Yonah，同时系统总线的带宽也有大幅提升 Core架构延续了Yonah的这一特性，因此服务器版本(Woodcrest)将比前代产品（Dempsey）提供更好的性能。此外，英特尔方面多次提到Core架构还可能实现在L1缓存之间直接传输数据，不过到目前为止英特尔对此并没有透露更多的细节，但我们可以相信如果这是真的话，Core的性能无疑会再提升一个档次。三、指令融合和分支预测体系此次英特尔从NetBurst架构到Core架构的转型，还有一项非常明显的改进。那就是x86指令的融合，它可以说是Core架构独有的特性之一(图3)。在处理器内部，x86指令被称为Macro-ops，而内部指令被称为uops，而Macro-ops融合可以将两个Macro-ops融合成一个uops。举个例子来说，我们可以把x86 Compare(比较)指令与x86 Jump(跳转)指令融合在一起，生成一条单独的uops(比较并跳转指令)。在Core中每个解码器都可以完成这样的优化工作，但是每周期内最多只能有一个解码器完成这样的融合，所以最大指令解码带宽是每周期4 1个x86指令。对比英特尔不同架构中的提取指令/译码单元，可以看到Core要比Yonah和Pentium 4更加复杂这种融合的好处是显而易见的：首先，融合之后需要执行的指令变少了，这等于直接提高了处理器的执行性能；其次，乱序执行可以因此变得更有效率，因为融合的过程实际上就是让指令窗口检查更多的程序代码，更大限度地发现指令之间的并行性，从而提高处理器的执行效率。不过颇具讽刺意味的是，从某种程度上来看这种x86指令的融合机制使得x86处理器更加RISC(简单指令集)化而不是CISC(复杂指令集)化。为了降低长流水线带来的负面影响，英特尔曾经在NetBurst架构的分支预测上花费了相当大的精力，其分支预测的错误率号称比上一代架构下降了33%以上，而Core架构的分支预测能力在NetBurst的基础上又有进步。在新架构中，英特尔不仅保留了上一代架构的跳转目标缓冲区、跳转地址计算器以及返回地址堆栈，而且还采用两种新的预测算法—“循环探测”能够正确探测(程序的)循环退出，而“间接分支预测”可以基于全局的历史信息获取(预测)正确的目标地址。除此之外，Core架构还引入了其它的一些新特性，例如在原先的架构中，跳转命令总会引入一个周期的流水线空置，但是在Core架构中引入了一个用于存储跳转发生位置的队列，大部分的流水线空置都将被消除。诸多新特性的引入，使得Core的分支预测能力空前强大，从性能上来说无异于如虎添翼。上一页12 下一页

变革进行时全面解析英特尔新架构

2，Core微架构的技术创新

Intel Core微架构完全承袭了P6微架构的优良传统，并加入了多项创新的技术，针对提升每周指令执行指令数目而努力，从以提升效能功耗比。如果拿Core微架构与AMD K8微架构作比较，就会发现Core微架构有更宽的设计，Core微架构的4-Wide执行核心为x86系统提供了强大IPC运算能力，尤其是SSE指令集方面，Core微架构采用3组ALU，相比上代Yonha多出一组并已追上了AMD K8微架构的单简x86指令执行能力，同时Core微架构却大幅提升SIMD指令能力，拥有3组128Bit SSE运算组，亦因如此Intel Core微架构将拥有比AMD K8微架构约三倍以上的整数SSE指令频宽，而浮点SSE指令频宽亦比AMD K8微架构高出2倍。为了提供升实际软件的IPC运算潜能，Intel并不只单纯地加入更多的运算组，还在处理器设计上作出重大改良，为了让IPC能力保持于高水平，Intel加入了两个Fusion机制包括Marco Fusion及Micro Fusion，同时采用了Memory Disambiguation提供了Out-of-order的效率，所有设计都让Intel Core微架构变能体现Performance per Watt的能力。虽然AMD K8微架构已是三年前的产品，但其设计却一点也不显得落后，但面对有备而来的Intel Core微架构还是显得有心无力，现时AMD K8微架构仅存的优势就是内建记忆体控制器，但由于Intel Core微架构在Cache设计(加入更多的Prefetchers)、增强Branch Prediction命中率及记忆体存取上的技术改良(Memory Disambiguation)，AMD于这记忆体效能的领先已被大幅收窄。据Intel表示，它们要把记忆体控制器放进处理器并不困难，是不为也非不能也，主要是考虑到加入记忆体控制器将会令产品被限制其记忆体支援弹性及升级能力，加上Intel估计记忆体的发展速度将会不断增加，AMD需要不断改良核心内的记忆体控制器设计才能追上记忆体发展的步伐，值得注意的是，未来IGP晶片组占市场比例将日益增加，内建记忆体控制器将成为IGP系统设计的弱点，效能上比不上北桥内建记忆体器方案。无疑Intel Core微架构是一颗十分优秀的处理器，解决了一直以来Intel双核心处理器的设计弱点，其高效率低功耗设计更让微架构可跨越Desktop、Mobile及Server平台，效能绝对能凌驾现时所有x86微架构之上，相信AMD在下一代K8L微架构出台前会受到极严峻的压力，笔者认为Core微架构唯一的弱点还是在于其SMP的支援能力，在Server的领域里，企业可能会使用超过四颗以上的伺服器系统，由于AMD处理器拥有Hyper-Transport Tunnel，让各颗处理器能行拥有管道通交换资料，但Intel Core微架构在多处理器方案中，还是保留FSB及北桥作传输设计上落后于AMD，故此Intel Core微架构在Desktop、Mobile及SOHO Server (1-2 CPU)较AMD K8拥有更佳优势是不会被质疑，但与AMD Opteron处理器对决于多路处理器领域，则因FSB先天架构不足还是较为落后。Core 微架构 vs. K8 微架构——解码单元Core 微架构的3组简单解码单元与1组复杂解码单元 vs. K8 处理器的3组复杂解码单元。K7 处理器有2种解码方法，向量路径（Vector Path）和直接路径（Direct Path）。向量路径解码会生成多于2条的类似RISC的指令（AMD称为Macro-Op，即宏指令）。直接路径解码会生成1条或者2条宏指令。K7 处理器的每组解码单元都可以进行向量路径解码和直接路径解码，但是从性能的角度讲，直接路径解码无疑是更好的选择，因为它会生成数量较少的宏指令。因为就像 Core 微架构是基于 P6 微架构一样，K8 处理器很大程度上也是基于 K7 处理器的。K7 处理器的3组复杂解码单元是强大的，可以解码绝大多数X86指令，只有很少一部分指令需要使用向量路径解码。它们仅有的缺点是一些浮点指令和SSE指令需要使用向量路径解码。而 K8 处理器拥有更强大的复杂解码单元——几乎所有的浮点指令和SSE指令都可以使用直接路径解码了。这是因为K8 处理器的取指与解码单元的流水线比 K7 处理器的更长。当涉及到SIMD指令时，K8 处理器尤其强于 K7 处理器。显然，Intel 的宏指令融合技术在AMD 的 K8 处理器上并不存在。但是，AMD拥有与微指令融合技术类似的技术。首先需要注意的是，Intel 与 AMD 使用的名词“宏指令”与“微指令”具有不同的含义，很容易使人混淆。这里我们给出下面的表格，对它们进行分辨。在 Athlon 处理器中，也存在有微指令融合技术。例如，一条 ADD [mem], EAX 指令在真正执行前中始终保持为一条指令。因此，它在缓冲区中也只会占据1个单元的空间。不过，在 Core 微架构中 load 操作和 SSE 操作等也可以被融合，而 K8 处理器则不行，它会把SSE操作解码成2条宏指令。那么，在解码单元方面，Intel 的 Core 微架构与 AMD 的 K8 处理器比较的结果是什么呢？就目前的资料来看，还很难确切的说到底哪个更加有实力。不过，我们有一个初步的看法：Core 微架构要更具有优势。因为在一般情况下，它每个时钟周期可以解码4条X86指令，加上宏指令融合技术的话则最多可以解码5条X86指令。而 AMD 的 K8 处理器每个时钟周期只能解码3条。总而言之，AMD 的3组复杂解码单元胜过 Core 微架构的3组简单解码单元加上1组复杂解码单元的情况不大可能发生。仅当多条复杂指令同时需要复杂解码单元进行解码的时候，K8 处理器的解码单元会胜过 Core 微架构的解码单元。但是考虑到实际程序中的绝大多数X86指令对应简单解码单元的事实，这种情况不大可能发生。Core 微架构 vs. K8 微架构——乱序执行引擎Core 微架构拥有更大的乱序缓冲区——96 entry，再考虑到它的宏指令融合技术，其实际容量比 K8 处理器的72 entry要大的多。而最初的 P6 微架构只有40 entry，在Banias、Dothan 及 Yonah 处理器中增加到了80 entry，而现在的 Core 微架构进一步增加到了96 entry。为了看起来清晰、直观，我们制作了下面的表格来比较这几代处理器的重要特性。Core 微架构采用集中式保留站（central reservation station），而 K8 处理器采用分布式调度器（distributed scheduler）。集中式保留站的优势是拥有更高的利用率，而分布式调度器能容纳更多的表项。NetBurst 微架构也采用分布式调度器。使用集中式保留站也是把 Core 微架构称作“P8 微架构”的理由之一，这是相对古老的 P6 微架构的第二项巨大的提升。它利用保留站并调度与分配执行单元来执行微指令。执行结束后，执行结果被存储到乱序缓冲区内。这样的设计方式无疑是继承自Yonah、Dothan 甚至 P6 微架构。最大的区别并不能立即从图表上看出来。Intel 先前的处理器需要2个时钟周期才能完成一次分支预测操作，而 Core 微架构只需要1个时钟周期。而 AMD 的 K8 处理器也只需要1个时钟周期就可以完成一次分支预测操作。另外一处令人惊讶的地方是 Core 微架构的 SSE 多媒体指令执行性能。Core 微架构拥有3组非常强大的128-bit的 SSE 执行单元，其中2组是对称的。拥有如此强大的SSE执行资源，Core 微架构在执行128-bit SSE2/SSE3指令时将远远超过 K8 处理器。在 K8 处理器上，1条128-bit的 SSE 指令会被解码成2条64-bit的指令，因为 K8 处理器的 SSE 执行单元只能执行64-bit的指令。所以说，从这个角度看，Core 微架构的SSE处理能力至少是 K8 处理器的2倍。如果是对64-bit的浮点进行操作，Core 微架构每个时钟周期可以处理4个双精度浮点数的计算，而 K8 处理器可以处理3个。就整数执行单元来说，Core 微架构比 Pentium 4 处理器和 Dothan 处理器也有很大的提高，而与 K8 处理器处于同样的水准——如果只考虑执行单元的数量的话，Core 微架构与 K8 处理器都拥有3组ALU。如果也考虑 AGU 的话，K8 处理器拥有3组，甚至比 Core 微架构的2组要更有优势。这可能会使 K8 处理器在一些不太常见的整数计算中有优势，比如解密运算。不过，Core 微架构拥有的更深、更灵活的乱序缓冲区和更大、更快速的二级缓存可以在绝大多数整数运算中消除 K8 处理器这个小小的优势。

Core微架构的技术创新

3，什么是Core架构

Core（酷睿）微体系架构，其针对桌面、笔记本和服务器推出的产品代号分别是，Conroe、Merom和Woodcrest，都拥有64位处理能力，并且是双核产品。 (Conroe扣肉 Merom猫肉迅驰（Centrino）是:Centre(中心）与Neutrino（中微子）两个单词的缩写。 centrino就是迅驰平台,core是双核心处理器,迅驰平台包括CPU,芯片组,无线模块. 目前Intel推出的台式机双核心处理器有Pentium D、Pentium EE(Pentium Extreme Edition)和Core Duo三种类型. 1.Conroe是核心的研发代号，就象Willamette 是P4早期核心代号，Prescott 是晚期代号一样。CORNOE是桌面级核心。 2.CORE DUO是酷睿一代的双核版本，单核的叫CORE SOLO 3.CORE 2 DUO是酷睿二代的双核版本，单核的叫CORE 2 SOLO 4.酷睿是CORE的中文音译，就是CORE。 5.woodcrest是INTEL针对服务器工作站市场开发的CPU，FSB达到1333MB/S，L2 Cache数目将会为4MB。 6.Kentsfield是INTEL准备在2007年推出的4核心处理器。其实就是两颗双核心Conroe封装在一起而来，与此前Pentium D的设计类似。 CORE架构资料：2005年秋季的IDF上，INTEL正式宣布将采用全新构架Core的CPU来取代当前Netburst构架的Pentium 4系列，从笔记本使用的移动CPU到桌面CPU再到服务器的XEON系列，全部都将放弃现在的Netburst构架。它将衍生为移动CPU版的Merom，桌面CPU的Conroe和服务器领域的Woodcrest。旧的Netburst构架的首要任务是提升运行频率，而新的Core构架的首要的任务则是更好的集成多颗核心、以更高的效率完成任务、保持高的功耗/性能比. 按照Intel的规划，从2006年第三季度开始，台式机Core Duo将逐渐采用基于Core架构的Conroe核心，改用Socket 775接口，主流型号的前端总线提高到1066MHz FSB. 2006年3月上旬，Intel 于美国旧金山举办了2006年度的春季 IDF 大会（Intel Developer Forum）。在这届 IDF 大会上，有一个万众瞩目的焦点：Intel 宣布下一代处理器将采用的 Core 微架构。这也使得今年的 IDF 大会成为近几年来最激动人心的一次。在去年秋季的 IDF 大会的开幕主题演讲中，Intel 的执行长官 Paul Otellini 就曾经指出，未来处理器的技术发展重点将是“性能功耗比”（Performance per Watt）。而这届 IDF 大会的主题更加明确：功耗最优化平台（Power-Optimized Platforms）——与 Core 微架构紧密相关。根据 Intel 的说法，采用新的 Core 微架构的处理器将在整数性能和商业计算方面得到极大的飞跃，肯定将超过竞争对手 AMD 的产品。更加美妙的是，拥有这样强悍性能的 Core 微架构在功耗方面将比前任大幅下降，从而完美的体现了这届 IDF 大会的主题。Core 微架构是由 Intel 位于以色列海法的研发团队负责设计的。该以色列团队早在2003年就因为设计出兼具高性能与低功耗的 Banias 处理器而闻名天下，Core 微架构也是他们在 Yonah 微架构之后的最新杰作。Core 微架构很早就出现在 Intel 的计划之中了，早在2003年夏天 Intel 就曾经隐约提到过，原定是 Centrino 平台的第三代 Napa 平台后期和第四代 Santa Rosa 平台所采用的处理器。没想到由于 NetBurst 微架构的失败，Core 微架构被 Intel 改弦易辙，推上前台，被赋予了取代 NetBurst 微架构、一统桌面、移动与服务器平台的历史使命。作为 Intel 的新旗舰，Core 微架构拥有双核心、64bit指令集、4发射的超标量体系结构和乱序执行机制等技术，使用65nm制造工艺生产，支持36bit的物理寻址和48bit的虚拟内存寻址，支持 Intel 所有的扩展指令集。Core 微架构的每个内核拥有 32KB 的一级指令缓存、32KB 的双端口一级数据缓存，然后2个内核共同拥有 4MB 的共享式二级缓存。Core 微架构在今年内发布的最高频率将是 Conroe XE 的3.33GHz。每种产品拥有自己的最高 TDP：Merom 最高35W，Conroe 最高65W，Woodcrest 最高80W。此外，针对不同客户的要求也可以提供低功耗的版本。例如，低电压版本的 Woodcrest 将会定位于刀片系统，通过降低频率等方法使 TDP 低达40W。Intel 声称 Core 微架构拥有14级“有效”流水线。与 Banias 同出于一个设计团队，Core 微架构仅有14级的整数流水线，并不让人意外。但是，究竟什么是14级“有效”流水线？在过去的几年里，有关流水线级数的几个概念经常被混淆。我们首先澄清一下，流水线的“条数”与“级数”是完全不同的概念。能够完整执行各种指令的一系列功能单元组成“一条”流水线。而关于流水线级数，可以这样简单理解：在传统意义上，一条流水线所包含的功能单元一般可以被划分为多个部分，它可以被划分成几个部分，就称这条流水线是“几级”的。然后让我们来了解一下“有效流水线”的定义，这也是在过去容易造成误解之处。简而言之，所谓的有效流水线，就是指发生分支预测错误时，所需要重新执行的流水线级数。以采用 NetBurst 微架构的处理器来说，Willamette、Northwood与Prescott核心的有效流水线级数分别是20、20和31，而原始的P6 微架构的处理器则是10级。不过，对于现代的普遍采用乱序执行方式的X86处理器来说，有效流水线级数并不能代表真正意义上的流水线级数。NetBurst 微架构的处理器仅仅是 Trace Cache 的 Trace 建立过程，就有起码10级；P6 微架构的完整流水线级数应该是12至15（10级有效流水线加上指令执行完毕后的 Retire 动作，与可能出现的 Reorder Buffer延迟）。随着乱序执行引擎的工作方式越来越复杂，X86处理器流水线级数的概念也日益模糊。换言之，Core 微架构真正意义上的流水线级数并不会只有14。Core 微架构的14级有效流水线与 Prescott 核心的31级有效流水线的对比，也只有参考意义。那些仅仅根据这个数字的对比就断言 Core 微架构只能达到很低的频率的说法是不具有足够的说服力的。Conroe XE 3.33GHz 处理器的存在已经让很多相信这个说法的用户大吃一惊。而实际上，已经有玩家声称，Conroe 处理器可以在风冷的情况下达到4GHz以上的频率。Core 微架构的频率到底能够到达什么样的高度，让我们拭目以待。core与Conroe的区别我们把Core音译为酷睿，它是Intel下一代处理器产品将统一采用的微架构，而Conroe只是对基于Core微架构的Intel下一代桌面平台级产品的代号。除Conroe处理器之外，Core微架构还包括代号为Merom的移动平台处理器和代号为Woodcrest的服务器平台处理器。采用Core的处理器将被统一命名。由于上一代采用Yonah微架构的处理器产品被命名为Core Duo，因此为了便于与前代Intel双核处理器区分，Intel下一代桌面处理器Conroe以及下一代笔记本处理器Merom都将被统一叫做Core 2 Duo。另外，Intel的顶级桌面处理器被命名为Core 2 Extreme，以区别于主流处理器产品。此次发布的Conroe/Merom共计10款，其中代号以E和X开头的5款面向台式机，以T开头的4款面向笔记本。英特尔初期发布Core微架构处理器包含E6000桌面系列和T7000、T5000移动系列，E6000系列处理器外频为266MHz，前端总线频率为1066MHz，拥有2MB（E6300、E6400）或4MB(E6600、E6700) 二级缓存，面向高性能市场；稍后推出的E4000系列外频相对低一些，为200MHz，前端总线800MHz，定位低于E6000系列，发布时间将延后至2007年第一季度。除普通版Conroe之外，Intel还将发布Conroe XE处理器取代现有的旗舰产品Pentium XE——即X6800。虽然桌面平台的Conroe的前端总线为1066MHz,但这次的主角移动版处理器Merom前端总线均为667MHz（Merom处理器原本是属于下一代移动平台Santa Rosa上的处理器产品，现在不得不在Santa Rosa平台推出之前先把Merom处理器推向市场，并可以顺利地植入目前的Napa平台上面。为了在Intel 945芯片组上面运行，其前端总线为了适合于Intel 945芯片组，而仍然保留667MHz的前端总线设计。而今后出现的Santa Rosa平台上的Merom处理器其前端总线就改为800MHz。这种情景与当年推出400MHz的Dothan为适应Intel 855芯片组的做法十分相似）。二级缓存则加大为4MB(低端的T5000系列仍为2MB)，意味着缓存中可以寄存更多等待处理数据，减少处理器与内存以及外围设备间数据传输的瓶颈，提高指令的命中率，大大提高执行效能。随着Napa平台上Yonah处理器被替换成Merom处理器，这也意味着英特尔移动处理器开始进入64位元双核技术时代，Yonah作为双核移动处理器的首战英雄将开始退居其后总体 Core架构的Merom处理器确实性能强劲。在多项测试中，频率2GHz的T7200能战胜频率2.33GHz的T2700就是最好的证明。但是您同时也注意到了，在移动平台Merom虽然性能强劲，但并没有给您带来太大的惊喜。虽然胜过Yonah，但幅度都不大，而且在一些测试项中，频率稍低的T7200也是输给了T2700的。因此可能在移动平台Core微架构的优势不像桌面平台那样出彩——一颗频率最低的E6300也可以全歼高频率的Pentium D。究其原因就是Yonah本身就比较优秀，而不像NetBurst那样失败，况且Core微架构本身就是在Yonah微架构改进而来，成绩不会形成太大的反差也在情理之中。现在有必要对Core 微架构做一个简单的概括：Core微架构是Intel的以色列设计团队在Yonah微架构基础之上改进而来的新一代微架构。最显著的变化在于在各个关键部分进行强化。为了提高两个核心的内部数据交换效率采取共享式二级缓存设计，2个核心共享高达4MB的二级缓存。其内核采用较短的14级有效流水线设计，每个核心都内建32KB一级指令缓存与32KB一级数据缓存，2个核心的一级数据缓存之间可以直接传输数据。每个核心内建4组指令解码单元，支持微指令融合与宏指令融合技术，每个时钟周期最多可以解码5条X86指令，并拥有改进的分支预测功能。每个核心内建5个执行单元子系统，执行效率颇高。加入对EM64T与SSE4指令集的支持。由于对EM64T的支持使得其可以拥有更大的内存寻址空间，弥补了Yonah的不足，在新一代内存消耗大户——Vista操作系统普及之后，这个优点可以使得Core微架构拥有更长的生命周期。而且使用了Intel最新的五大提升效能和降低功耗的新技术，包括：具有更好的电源管理功能；支持硬件虚拟化技术和硬件防病毒功能；内建数字温度传感器；提供功率报告和温度报告等。尤其是这些节能技术的采用对于移动平台意义尤为重大。另外酷睿不支持64位

什么是Core架构